Ny original XC18V04VQG44C Spot Stock FPGA feltprogrammerbar Gate Array Logic IC Chip Integrerede kredsløb

Produktegenskaber

Dokumenter og medier

Miljø- og eksportklassifikationer

Yderligere ressourcer

Xilinx Memory – Konfigurationsproms til FPGA'er

Xilinx introducerer XC18V00-serien af ​​programmerbare konfigurations-PROM'er i systemet (figur 1).Enheder i denne 3,3V-familie inkluderer en 4-megabit, en 2-megabit, en 1-megabit og en 512-kilobit PROM, der giver en letanvendelig, omkostningseffektiv metode til omprogrammering og lagring af Xilinx FPGA-konfigurationsbitstreams.

Når FPGA'en er i Master Serial-tilstand, genererer den et konfigurationsur, der driver PROM'en.En kort adgangstid efter, at CE og OE er aktiveret, er data tilgængelige på PROM DATA (D0) ben, der er forbundet til FPGA DIN pin.Nye data er tilgængelige en kort adgangstid efter hver stigende urkant.FPGA'en genererer det passende antal clock-impulser for at fuldføre konfigurationen.Når FPGA'en er i slaveserietilstand, clockes PROM'en og FPGA'en af ​​et eksternt ur.

Når FPGA'en er i Master Select MAP-tilstand, genererer FPGA'en et konfigurationsur, der driver PROM'en.Når FPGA'en er i Slave Parallel eller Slave Select MAP-tilstand, genererer en ekstern oscillator det konfigurationsur, der driver PROM'en og FPGA'en.Efter at CE og OE er aktiveret, er data tilgængelige på PROM's DATA (D0-D7) ben.Nye data er tilgængelige en kort adgangstid efter hver stigende urkant.Dataene klokkes ind i FPGA'en på den følgende stigende kant af CCLK'en.En fritløbende oscillator kan bruges i tilstandene Slave Parallel eller Slave Select MAP.

Flere enheder kan kaskadekobles ved at bruge CEO-outputtet til at drive CE-inputtet på følgende enhed.Klokkeindgangene og DATA-udgangene på alle PROM'er i denne kæde er forbundet med hinanden.Alle enheder er kompatible og kan kombineres med andre medlemmer af familien eller med XC17V00 engangsprogrammerbar seriel PROM-familie.